„Logikai tervezés” változatai közötti eltérés

50. sor:

# FIFO 12pont

# Adott kódból hullámábra felrajzolása. 8pont

}}

{{Rejtett | mutatott='''2019.06.06''' | szöveg=

# DSP48E1 műveletvégző erőforrásai és azok adatszélességei, hány DSP szelet kell két db 35 bites szám összeszorzásához (10 pont)

# Párhuzamos EPROM/Flash konfig. interfész története: miért volt eredetileg párhuzamos a konfig if, miért tűnt el, miért jött vissza (10 pont)

# 256 tap-es FIR szűrő, 24 bites adatokkal, 35 bites együtthatókkal, 5 MHz adatsebesség, 200 MHz működési frekvencia, hány MAC egység kell, egy MAC-en belül hány DSP szelet, hány BRAM az együtthatóknak és hány BRAM az adatoknak (itt a szükséges portok számára kellett nagyon odafigyelni) (10 pont)

# Forrás szinkron, center aligned DDR if: mi az pontosan, hogyan lehet 1db ilyen lane-t megvalósítani a Kintex-7es kártyán (100 MHz rendszerórajel, 1.2 Gbps kimenő adatsebesség, 8 bites párhuzamos adat, MMCM-et, órajel buffereket, SERDES-t kellett rajzolni) (10 pont)

# RTL kód írása, a gyakorlaton megvalósított ADC illesztés tulajdonképpen, MCLK, SCLK, LRCK órajelek előállítása, soros bemenetből 2x24 bites kimenetet és annak a valid jelzését kellett előállítani (20 pont)

# Verilog kód értelmezése, hullámábra rajzolása, ugyanaz a feladat volt, mint a 2012-es vizsgában, ügyelni kellett rá, hogy minden always blokk a reset jelre is érzékeny volt, tehát a reset hatása aszinkron módon jelent meg (de persze az rst felfutó éléhez nem volt segédvonal) (15 pont)

}}

[[Category:Valaszthato]]

@@ 50. sor: / 50. sor: @@
 # FIFO 12pont
 # Adott kódból hullámábra felrajzolása. 8pont
+}}
+{{Rejtett | mutatott='''2019.06.06''' | szöveg=
+# DSP48E1 műveletvégző erőforrásai és azok adatszélességei, hány DSP szelet kell két db 35 bites szám összeszorzásához (10 pont)
+# Párhuzamos EPROM/Flash konfig. interfész története: miért volt eredetileg párhuzamos a konfig if, miért tűnt el, miért jött vissza (10 pont)
+# 256 tap-es FIR szűrő, 24 bites adatokkal, 35 bites együtthatókkal, 5 MHz adatsebesség, 200 MHz működési frekvencia, hány MAC egység kell, egy MAC-en belül hány DSP szelet, hány BRAM az együtthatóknak és hány BRAM az adatoknak (itt a szükséges portok számára kellett nagyon odafigyelni) (10 pont)
+# Forrás szinkron, center aligned DDR if: mi az pontosan, hogyan lehet 1db ilyen lane-t megvalósítani a Kintex-7es kártyán (100 MHz rendszerórajel, 1.2 Gbps kimenő adatsebesség, 8 bites párhuzamos adat, MMCM-et, órajel buffereket, SERDES-t kellett rajzolni) (10 pont)
+# RTL kód írása, a gyakorlaton megvalósított ADC illesztés tulajdonképpen, MCLK, SCLK, LRCK órajelek előállítása, soros bemenetből 2x24 bites kimenetet és annak a valid jelzését kellett előállítani (20 pont)
+# Verilog kód értelmezése, hullámábra rajzolása, ugyanaz a feladat volt, mint a 2012-es vizsgában, ügyelni kellett rá, hogy minden always blokk a reset jelre is érzékeny volt, tehát a reset hatása aszinkron módon jelent meg (de persze az rst felfutó éléhez nem volt segédvonal) (15 pont)
 }}
 [[Category:Valaszthato]]