„Laboratórium 1 - 10. Mérésből ellenőrző mérés” változatai közötti eltérés
Új oldal, tartalma: „{{GlobalTemplate|Villanyalap|LaborEgyEllmeresTiz}} ==10-es ellenőrző mérés== * Egy tetszőleges kombinációs vagy sorrendi hálózatot kellett írni verilogban. …” |
Nincs szerkesztési összefoglaló |
||
| (9 közbenső módosítás, amit 5 másik szerkesztő végzett, nincs mutatva) | |||
| 1. sor: | 1. sor: | ||
* 2019.12.09. Két csoport volt, az egyiknek oda vissza futó led-et, a másiknak Johnson-számlálót kellett írnia. Nagyon fontos, hogy mérés végére legyen egy működő szimuláció, még ha a verilog kód működése nem is teljesen tökéletes. Ellenőrzéskor elsősorban a szimulációs ablakra kíváncsiak, a kódot nem is feltétlenül nézik meg. Jól működő szimuláció 3-ast ért, az fpga panelba programozva 5-öst. Jegyzőkönyvet elvileg kellett írni, de végül lementeti se kellett, nem foglalkoztak vele. | |||
* Egy tetszőleges kombinációs vagy sorrendi hálózatot kellett írni verilogban. Javasolta, hogy pl. számláló, vagy multiplexer legyen. Vagyis mi megválaszthattuk, hogy mit írunk. Csinálni kellett egy test bench waveform-ot, majd fpga-ra kellett küldeni. Úgy emlékszem azt mondta, hogy ha fpga-n működik: 5-ös, ha a test bench: 4-es, helyes szintaktika: 2-es. Jegyzőkönyv nem kellett. Számláló és egy multiplexer (8 bites) | |||
* | *[[Media:Labor1_ellenorzomeres_verilog_2013.pdf|Verilog példák]] | ||
'''Megjegyzés:''' Nem akarok belerondítani a kódba, de számmal nem kezdünk modulnevet.<br> | |||
Az if(Enable==0) jellegű furcsaságot így lenne érdemes inkább: | Az if(Enable==0) jellegű furcsaságot így lenne érdemes inkább: | ||
<pre> | <pre> | ||
| 14. sor: | 13. sor: | ||
dolgozol | dolgozol | ||
</pre> | </pre> | ||
<pre> | <pre> | ||
module 8counter(CLK,Enable,Q,RESET) | module 8counter(CLK,Enable,Q,RESET) | ||
| 56. sor: | 55. sor: | ||
* Nekem az volt a feladatom, hogy jönnek négyesével a bitek sorosan,az ad egy számot,és el kell dönteni a paritását.Páros esetén nekem a végén 1-et kellett jelezzen,tehát ha a 4 bites számban páros számú 1-es van,akkor 1 a kimenet a végén (0 is páros szám). Midnegy volt ,hogy mealy vagy moore szerint oldjuk meg,majd verilogban le kell kódolni, és ha jó 4-es,ha kézi CLK-t is csinálsz hozzá,5-ös.Ez kedden volt Varjasi tanár úrnál és Kálmán Viktornál. | * Nekem az volt a feladatom, hogy jönnek négyesével a bitek sorosan,az ad egy számot,és el kell dönteni a paritását.Páros esetén nekem a végén 1-et kellett jelezzen,tehát ha a 4 bites számban páros számú 1-es van,akkor 1 a kimenet a végén (0 is páros szám). Midnegy volt ,hogy mealy vagy moore szerint oldjuk meg,majd verilogban le kell kódolni, és ha jó 4-es,ha kézi CLK-t is csinálsz hozzá,5-ös.Ez kedden volt Varjasi tanár úrnál és Kálmán Viktornál. | ||
* Feladat: 4 bites decimális számláló készítése. Ehhez testbench waveform, aztán topmodul, ami abból áll h példányosítod a számlálót. UCF fájl készítése feltöltés FPGA-ra és kész. Segítőkészek voltak, a feladattal meg voltam hamar, majd nem látta a PC az FPGA-t így hosszú szenvedés után elküldtek egy 4essel. Kellett a számlálóhoz ''Enable, RESET...'' és külüön felhívták a figyelmet arra, hogy az ''always@(posedge CLK or posedge RESET)'' -nél a RESET-et nem érti, hogy miért rakjuk bele, mert semmi értelme és ez biztos valami villanysite-os baromság. | * Feladat: 4 bites decimális számláló készítése. Ehhez testbench waveform, aztán topmodul, ami abból áll h példányosítod a számlálót. UCF fájl készítése feltöltés FPGA-ra és kész. Segítőkészek voltak, a feladattal meg voltam hamar, majd nem látta a PC az FPGA-t így hosszú szenvedés után elküldtek egy 4essel. Kellett a számlálóhoz ''Enable, RESET...'' és külüön felhívták a figyelmet arra, hogy az ''always@(posedge CLK or posedge RESET)'' -nél a RESET-et nem érti, hogy miért rakjuk bele, mert semmi értelme és ez biztos valami villanysite-os baromság. (Szerk: ehhez hozzáfűzném, hogy nem baromság, aszinkron reset-nek hívjuk, és nem használjuk általában FPGA-n belül, de létezik azért. (WachaG)) | ||
[[ | [[Kategória:Villamosmérnök]] | ||