„Mérés 1 Nagy házi” változatai közötti eltérés

Tipikus szívások elkerülése végett tarts be néhány ökölszabályt:

# bár nem fog előjönni a mérés során, de jó tudni: a szintézer és a szimulátor a Verilog különböző részeit különbözőképp értelmezheti (a #-kal megadott időzítés pl. csak a szimulátornak szól)

# hasznos tudni, hogy bár a szimulátor szerint le lehet nyomni és el lehet engedni egy gombot egy órajelciklus alatt, az FPGA panelen ehhez több(ezer) órajelciklus kell. (50 MHz-es mintavételezéssel elég sok órajelen keresztül ad 1 értéket a megnyomott gomb.)

# az impact (a letoltoprogram) hajlamos nem elindulni, ha mar a masodik peldanyt inditod belole. az elso fogja a file-t, es a masik nem tudja megnyitni. mindig zard be, ha mar nincs ra szukseged.

# ne vezess ki olyan jeleket a top modulban (meg egyaltalan semmilyen modulban), amik csak belso jelek, es nem kell kivul megjelenniuk. Ha kivezeted oket, akkor azt hozza is kell rendelned az FPGA valamelyik labahoz!

# a Verilog program nem C program. a tervezes kozben probalj meg olyan szemmel hozzaalni a dologhoz, mintha digit2 hazit csinalnal. gondolkodjal szamlalokban, regiszterekben, multiplexerekben! a "programozas", mint olyan, nem sok eredmenyre vezet.

# nem kell tulzsufolni az always blokk sensitivity listajat. az a legjobb, ha csak a CLK van benne. gondolj bele, teljesen felesleges egy csomo adatvezeteket is felsorolni, ha azok is ugyis csak az orajel hatasara valtoznak! a legjobb az, ha egy szem always @( posedge CLK) van, abbol nagy baj nem lehet. ne feltsd a hardvert, hadd dolgozzon akkor is, ha nem muszaj!  

==Előzetes tennivalók==

Az UART kommunikáció esetén figyeljünk rá hogy start és stop bitet ''minden byte előtt-után'' küldenünk kell, hogy az adó és vevő szinkronban maradhasson; amikor nem küldünk semmit, akkor a kábelt logikai 1 értéken illik tartani (különben start bitet jelentene).

A kommunikációs jeleket (leginkább baudrate, txd) érdemes kikötni az analizátorra is, elsőre általában nem szokott jól menni, de így legalább látszik, miért nem.

A jegyzokonyvben legyen benne, hogy ki melyik feladatot csinalta (ti tudjatok, de mi nem biztos), legyenek benne a papiron hozott dolgok scannelve (scanner a laborban), lehet benne forraskod, idodiagramok a szimulaciobol, es ha meg a hardverre letoltve is mukodott, azt feltetlenul irjatok bele!

A legfontosabb, hogy legyen benne, hogy mi a legnagyobb eredmeny, amit elertetek, mert ez alapjan tudunk jegyet adni (egyaltalan nem mukodott, szimulacioban mukodott, letoltve mukodott kisebb hibaval, letoltve is jol mukodott, stb..)

[[Category:Infoalap]]