„Logikai tervezés” változatai közötti eltérés

(8 közbenső módosítás, amit 4 másik szerkesztő végzett, nincs mutatva)

1. sor:

{{Tantárgy

| név = Logikai tervezés

| tárgykód = ~~VIMIM286~~

| tárgykód = VIMIMA13

| szak = ~~villany~~ MSc

| szak = MSc Villamosmérnök

| kredit = 4

| félév = 2

| félév = 1. félév (tavasz)

| kereszt =

| kereszt = nincs

| tanszék = MIT

| jelenlét =

| jelenlét = nem kötelező, de ajánlott

| minmunka =

| labor =

| labor = 6x2 óra

| kiszh = nincs

| nagyzh = nincs

15. sor:

| vizsga = írásbeli

| levlista =

| tad = https://~~www~~.vik.bme.hu/kepzes/targyak/~~VIMIM286~~

| tad = https://portal.vik.bme.hu/kepzes/targyak/VIMIMA13/

| tárgyhonlap = ~~http~~://www.mit.bme.hu/oktatas/targyak/~~vimim286~~

| tárgyhonlap = https://www.mit.bme.hu/oktatas/targyak/vimima13

}}

== Követelmények ==

*'''Jelenlét:''' Nem kötelező, de érdemes bejárni az előadásokra és laborokra.

*'''Házi feladat: ''' A félév során kétfős csapatokban kell egy önálló FPGA tervezési feladatot az elejétől a végéig megcsinálni. Az aláírás feltétele, a legalább elfogadható szintű házi feladat, ami 25%-ban számít bele az év végi jegybe.

*'''Vizsga:''' A tárgy írásbeli vizsgával zárul, melyen legalább 40%-ot kell elérni. A vizsga eredménye 75%-ban számít bele az év végi jegybe.<br />Minden vizsgán maximum 75 pont szerezhető (régen 40 pont, lsd. pl. 2016-os vizsgák), amihez még hozzáadódik a házi feladat osztályzatának ötszöröse (régen kétszerese). Az így elérhető 100 pont alapján a ponthatárok:

**1: 0 - 39

**2: 40 - 54

**3: 55 - 69

**4: 70 - 84

**5: 85 - 100

[[~~Category~~:~~Valaszthato~~]] [[Category:~~Villanyszak~~]]

== Vizsgák ==

[[Média:Logterv_vizsga_2012_mo.pdf‎ | 2012. januári vizsga megoldással]]

{{Rejtett | mutatott='''2016.05.31''' | szöveg=

# SRAM versus DRAM 5pont

# Spartan6 szorzás: egészt és törtrészek is 5pont

# Spartan3 IO blokk vázlata, részei 5pont

# Párhuzamos Eprom/Flash memóriából konfigurálás története (bevezetés->eltűnés-> újra bevezetés) és okai 5pont

# SPI kódolása Verilog/VHDL (mindent elmondanak, csak egy lassú órajelre érkező soros 8 bit párhuzamosítása volt a feladat) 12pont

# Adott kód (itt pergésmentesítés volt) alapján hullámábra felrajzolása. 8pont

}}

{{Rejtett | mutatott='''2016.06.07''' | szöveg=

# CLB és Slice Virtex6 esetén 5pont

# LUTRAM és BRAM, tulajdonsagok, hogy lehet BRAM-ból 36 bit szeles 2048 szó mélységű-t csinálni 5pont

# Mit jelent: source sync, edge aligned, differential, és hogy lehet Spartan 6-hoz illeszteni 5pont

# Konfiguráció biztonságának kérdése SRAM FPGA-knál, 2 értelmezés és védekezési módszerek 5pont

# FIFO 12pont

# Adott kódból hullámábra felrajzolása. 8pont

}}

{{Rejtett | mutatott='''2019.06.06''' | szöveg=

# DSP48E1 műveletvégző erőforrásai és azok adatszélességei, hány DSP szelet kell két db 35 bites szám összeszorzásához (10 pont)

# Párhuzamos EPROM/Flash konfig. interfész története: miért volt eredetileg párhuzamos a konfig if, miért tűnt el, miért jött vissza (10 pont)

# 256 tap-es FIR szűrő, 24 bites adatokkal, 35 bites együtthatókkal, 5 MHz adatsebesség, 200 MHz működési frekvencia, hány MAC egység kell, egy MAC-en belül hány DSP szelet, hány BRAM az együtthatóknak és hány BRAM az adatoknak (itt a szükséges portok számára kellett nagyon odafigyelni) (10 pont)

# Forrás szinkron, center aligned DDR if: mi az pontosan, hogyan lehet 1db ilyen lane-t megvalósítani a Kintex-7es kártyán (100 MHz rendszerórajel, 1.2 Gbps kimenő adatsebesség, 8 bites párhuzamos adat, MMCM-et, órajel buffereket, SERDES-t kellett rajzolni) (10 pont)

# RTL kód írása, a gyakorlaton megvalósított ADC illesztés tulajdonképpen, MCLK, SCLK, LRCK órajelek előállítása, soros bemenetből 2x24 bites kimenetet és annak a valid jelzését kellett előállítani (20 pont)

# Verilog kód értelmezése, hullámábra rajzolása, ugyanaz a feladat volt, mint a 2012-es vizsgában, ügyelni kellett rá, hogy minden always blokk a reset jelre is érzékeny volt, tehát a reset hatása aszinkron módon jelent meg (de persze az rst felfutó éléhez nem volt segédvonal) (15 pont)

}}

[[Category:Valaszthato]]

@@ 1. sor: / 1. sor: @@
 {{Tantárgy
 | név = Logikai tervezés
-| tárgykód = VIMIM286
+| tárgykód = VIMIMA13
-| szak = villany MSc
+| szak = MSc Villamosmérnök
 | kredit = 4
-| félév = 2
+| félév = 1. félév (tavasz)
-| kereszt =
+| kereszt = nincs
 | tanszék = MIT
-| jelenlét =
+| jelenlét = nem kötelező, de ajánlott
 | minmunka =
-| labor =
+| labor = 6x2 óra
 | kiszh = nincs
 | nagyzh = nincs
@@ 15. sor: / 15. sor: @@
 | vizsga = írásbeli
 | levlista =
-| tad = https://www.vik.bme.hu/kepzes/targyak/VIMIM286
+| tad = https://portal.vik.bme.hu/kepzes/targyak/VIMIMA13/
-| tárgyhonlap = http://www.mit.bme.hu/oktatas/targyak/vimim286
+| tárgyhonlap = https://www.mit.bme.hu/oktatas/targyak/vimima13
 }}
+== Követelmények ==
+*'''Jelenlét:''' Nem kötelező, de érdemes bejárni az előadásokra és laborokra.
+*'''Házi feladat: ''' A félév során kétfős csapatokban kell egy önálló FPGA tervezési feladatot az elejétől a végéig megcsinálni. Az aláírás feltétele, a legalább elfogadható szintű házi feladat, ami 25%-ban számít bele az év végi jegybe.
+*'''Vizsga:''' A tárgy írásbeli vizsgával zárul, melyen legalább 40%-ot kell elérni. A vizsga eredménye 75%-ban számít bele az év végi jegybe.<br />Minden vizsgán maximum 75 pont szerezhető (régen 40 pont, lsd. pl. 2016-os vizsgák), amihez még hozzáadódik a házi feladat osztályzatának ötszöröse (régen kétszerese). Az így elérhető 100 pont alapján a ponthatárok:
+**1: 0  - 39
+**2: 40 - 54
+**3: 55 - 69
+**4: 70 - 84
+**5: 85 - 100
-[[Category:Valaszthato]] [[Category:Villanyszak]]
+== Vizsgák ==
+[[Média:Logterv_vizsga_2012_mo.pdf‎ | 2012. januári vizsga megoldással]]
+{{Rejtett | mutatott='''2016.05.31''' | szöveg=
+# SRAM versus DRAM 5pont
+# Spartan6 szorzás: egészt és törtrészek is 5pont
+# Spartan3 IO blokk vázlata, részei 5pont
+# Párhuzamos Eprom/Flash memóriából konfigurálás története (bevezetés->eltűnés-> újra bevezetés) és okai 5pont
+# SPI kódolása Verilog/VHDL (mindent elmondanak, csak egy lassú órajelre érkező soros 8 bit párhuzamosítása volt a feladat) 12pont
+# Adott kód (itt pergésmentesítés volt) alapján hullámábra felrajzolása. 8pont
+}}
+{{Rejtett | mutatott='''2016.06.07''' | szöveg=
+# CLB és Slice Virtex6 esetén 5pont
+# LUTRAM és BRAM, tulajdonsagok, hogy lehet BRAM-ból 36 bit szeles 2048 szó mélységű-t csinálni 5pont
+# Mit jelent: source sync, edge aligned, differential, és hogy lehet Spartan 6-hoz illeszteni 5pont
+# Konfiguráció biztonságának kérdése SRAM FPGA-knál, 2 értelmezés és védekezési módszerek 5pont
+# FIFO 12pont
+# Adott kódból hullámábra felrajzolása. 8pont
+}}
+{{Rejtett | mutatott='''2019.06.06''' | szöveg=
+# DSP48E1 műveletvégző erőforrásai és azok adatszélességei, hány DSP szelet kell két db 35 bites szám összeszorzásához (10 pont)
+# Párhuzamos EPROM/Flash konfig. interfész története: miért volt eredetileg párhuzamos a konfig if, miért tűnt el, miért jött vissza (10 pont)
+# 256 tap-es FIR szűrő, 24 bites adatokkal, 35 bites együtthatókkal, 5 MHz adatsebesség, 200 MHz működési frekvencia, hány MAC egység kell, egy MAC-en belül hány DSP szelet, hány BRAM az együtthatóknak és hány BRAM az adatoknak (itt a szükséges portok számára kellett nagyon odafigyelni) (10 pont)
+# Forrás szinkron, center aligned DDR if: mi az pontosan, hogyan lehet 1db ilyen lane-t megvalósítani a Kintex-7es kártyán (100 MHz rendszerórajel, 1.2 Gbps kimenő adatsebesség, 8 bites párhuzamos adat, MMCM-et, órajel buffereket, SERDES-t kellett rajzolni) (10 pont)
+# RTL kód írása, a gyakorlaton megvalósított ADC illesztés tulajdonképpen, MCLK, SCLK, LRCK órajelek előállítása, soros bemenetből 2x24 bites kimenetet és annak a valid jelzését kellett előállítani (20 pont)
+# Verilog kód értelmezése, hullámábra rajzolása, ugyanaz a feladat volt, mint a 2012-es vizsgában, ügyelni kellett rá, hogy minden always blokk a reset jelre is érzékeny volt, tehát a reset hatása aszinkron módon jelent meg (de persze az rst felfutó éléhez nem volt segédvonal) (15 pont)
+}}
+[[Category:Valaszthato]]