|
|
| 1. sor: |
1. sor: |
| {{GlobalTemplate|Infoalap|MeresLabor1Kerdes1}} | | {{Vissza|Mérés laboratórium 1.}} |
|
| |
|
| vissza [[MeresLabor1|a Mérés 1 tárgyhoz]]
| |
| ----
| |
| '''AZ ELLENŐRZŐ KÉRDÉSEKRE ÖSSZEÍRT VÁLASZOK BEMAGOLÁSA/MEGTANULÁSA NEM HELYETTESÍTI A MÉRÉSI ÚTMUTATÓ ÁTOLVASÁSÁT!!! OLVASSÁTOK ÁT A JEGYZETEKET, MÉRÉSI ÚTMUTATÓKAT IS!!!''' | | '''AZ ELLENŐRZŐ KÉRDÉSEKRE ÖSSZEÍRT VÁLASZOK BEMAGOLÁSA/MEGTANULÁSA NEM HELYETTESÍTI A MÉRÉSI ÚTMUTATÓ ÁTOLVASÁSÁT!!! OLVASSÁTOK ÁT A JEGYZETEKET, MÉRÉSI ÚTMUTATÓKAT IS!!!''' |
|
| |
|
| 2009 óta az 1. mérésen is vannak ellenőrző kérdések, amire a tantárgy honlapján lévő Verilog ismertetőből lehet felkészülni. Többnyire a doksiban lévő funkcionális elemek Verilog leírását kellett tudni, de ajánlatos inkább megérteni, és nem betanulni, mert a nagy háziban úgyis Verilogban kell kódolni.
| | ==2010-es beugrók== |
|
| |
|
| Példa, egy 2009-ben feltett beugró kérdésre:
| | # Adja meg egy 1 bites 4:1 multiplexer Verilog kódját deklarációval (portok d0,d1,d2,d3,adatbemenetek, s-kiválasztó bemenet, r kimenet) |
| | # Adja meg egy engedélyezhet, balra shiftelő 8 bites shiftregiszter Verilog kódját modul deklarácioval (prtok: clk-orajel, ce-engedélyezhető, din-egybites adatbemenet, dout-egybites adatkimenet. |
| | #. Adja meg egy aszinkron resetelhető egy digites BCD (binárisan kodolt decimális) felfelé számláló verilog kodját modul deklarácioval (portok: clk-orajel, rst-reset,dout-számlaló kimenet) |
| | #. Készítsen két darab kétbemenetű AND kapu példányosításával egy 3 bemenetű and kaput. A 3 bemenetű AND modul neve legeyn AND3, portjai: i0,i1,i2, bemenet és r kimenet.) A rendelkezésre álló 2 bemenetű AND kapu neve AND2, portjai i0,i1 bemenet és r kimenet. (a két bemenetű AND2 kapú, mint modul rendelekzeésre áll, nem kell megírni.) |
| | #. Egy Verilog Test Fixtureben az alábbi hullámformát akarjuk előllítani. Adja meg az ehhez tartozo verilog kodot.! |
|
| |
|
| * Adja meg a következő funkcionális elem Verilog leírását: 16 bites szinkron számláló, aszinkron resetelhető, engedélyezhető és tölthető.
| |
|
| |
| A funkcionális elemek tulajdonságai néha megegyeztek a jegyzetben leírtakkal, néha eltértek - a shiftregiszter ne balra, hanem jobbra shifteljen, stb...
| |
|
| |
| Volt egy Initial blokkhoz kapcsolódó kérdés is, a test fixture-ben megjelenő hullámforma alapján kellett leírni a Verilog kódot.
| |
|
| |
| -- [[TothGaborFlyR|Tóth Gábor]] - 2010.08.04.
| |
|
| |
| Egy beugró 5 kérdésből áll, minden kérdés 1-1 pont, 40%-ot, azaz 2 pontot kell elérni a teljesítéshez.
| |
|
| |
| 2010-es beugrók:
| |
|
| |
| * 1. Adja meg egy 1 bites 4:1 multiplexer Verilog kódját deklarációval (portok d0,d1,d2,d3,adatbemenetek, s-kiválasztó bemenet, r kimenet)
| |
| * 2. Adja meg egy engedélyezhet, balra shiftelő 8 bites shiftregiszter Verilog kódját modul deklarácioval (prtok: clk-orajel, ce-engedélyezhető, din-egybites adatbemenet, dout-egybites adatkimenet.
| |
| * 3. Adja meg egy aszinkron resetelhető egy digites BCD (binárisan kodolt decimális) felfelé számláló verilog kodját modul deklarácioval (portok: clk-orajel, rst-reset,dout-számlaló kimenet)
| |
| * 4. Készítsen két darab kétbemenetű AND kapu példányosításával egy 3 bemenetű and kaput. A 3 bemenetű AND modul neve legeyn AND3, portjai: i0,i1,i2, bemenet és r kimenet.) A rendelkezésre álló 2 bemenetű AND kapu neve AND2, portjai i0,i1 bemenet és r kimenet. (a két bemenetű AND2 kapú, mint modul rendelekzeésre áll, nem kell megírni.)
| |
| * 5. Egy Verilog Test Fixtureben az alábbi hullámformát akarjuk előllítani. Adja meg az ehhez tartozo verilog kodot.!
| |
|
| |
|
| |
|
| |
| * 1. Adja meg egy 2 bites adatbemenetekkel rendelkező 2:1 multiplexer Verilog kódját modul deklarációval (portok: d0, d1 – adatbemenetek, s – kiválasztó bemenet, r – kimenet).
| |
| * 2. Adja meg egy párhuzamosan tölthető, balra shiftelő 8 bites shift regiszter Verilog kódját modul deklarációval (portok: clk – órajel, din – 1 bites adat bemenet, ldin – betöltendő adat bemenet, le – töltés engedélyezés, dout – 1 bites adat kimenet).
| |
| * 3. Adja meg egy aszinkron resetelhető számláló Verilog kódját modul deklarációval, mely a következő módon számol lefele: (7, 6, 5, 3, 2, 1, 0, 7, 6, 5, 3…) (portok: clk – órajel, rst – reset, dout – számláló kimenet).
| |
| * 4. Adott egy and_gate és egy or_gate modul, melyek kétbemenetű és- illetve vagykaput valósítanak meg, bemeneteik in1 és in2, kimenetük out1. Ezek felhasználásával készítse el egy modul Verilog kódját modul deklarációval, amely a következő logikai függvényt valósítja meg: d=(a+b)*c. (portok: a, b és c – bemenetek, d – kimenet).
| |
| * 5. Egy Verilog Test Fixture-ben az alábbi hullámformát szeretnénk előállítani. Adja meg az ehhez tartozó Verilog kódot.
| |
|
| |
| <center>{{InLineImageLink|Infoalap|MeresLabor1Kerdes1|test_fixture.jpg}}</center>
| |
|
| |
|
| | # Adja meg egy 2 bites adatbemenetekkel rendelkező 2:1 multiplexer Verilog kódját modul deklarációval (portok: d0, d1 – adatbemenetek, s – kiválasztó bemenet, r – kimenet). |
| | #. Adja meg egy párhuzamosan tölthető, balra shiftelő 8 bites shift regiszter Verilog kódját modul deklarációval (portok: clk – órajel, din – 1 bites adat bemenet, ldin – betöltendő adat bemenet, le – töltés engedélyezés, dout – 1 bites adat kimenet). |
| | # Adja meg egy aszinkron resetelhető számláló Verilog kódját modul deklarációval, mely a következő módon számol lefele: (7, 6, 5, 3, 2, 1, 0, 7, 6, 5, 3…) (portok: clk – órajel, rst – reset, dout – számláló kimenet). |
| | # Adott egy and_gate és egy or_gate modul, melyek kétbemenetű és- illetve vagykaput valósítanak meg, bemeneteik in1 és in2, kimenetük out1. Ezek felhasználásával készítse el egy modul Verilog kódját modul deklarációval, amely a következő logikai |
| | # Egy Verilog Test Fixture-ben az alábbi hullámformát szeretnénk előállítani. Adja meg az ehhez tartozó Verilog kódot. |
|
| |
|
| [[Category:Infoalap]] | | [[Category:Infoalap]] |